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179
8008H–AVR–04/11
ATtiny48/88
17.13.3
ADCL and ADCH – The ADC Data Register
17.13.3.1
ADLAR = 0
17.13.3.2
ADLAR = 1
ADC[9:0]: ADC Conversion Result
These bits represent the result from the conversion, as detailed in “ADC Conversion Result” on
page 175.
When an ADC conversion is complete, the result is found in these two registers.
When ADCL is read, the ADC Data Register is not updated until ADCH is read. Consequently, if
the result is left adjusted and no more than 8-bit precision is required, it is sufficient to read
ADCH. Otherwise, ADCL must be read first, then ADCH.
The ADLAR bit in ADMUX, and the MUXn bits in ADMUX affect the way the result is read from
the registers. If ADLAR is set, the result is left adjusted. If ADLAR is cleared (default), the result
is right adjusted.
17.13.4
ADCSRB – ADC Control and Status Register B
Bits 7, 5:3 – Res: Reserved Bits
These bits are reserved for future use. To ensure compatibility with future devices, these bits
must be written to zero when ADCSRB is written.
10
1
32
11
0
64
11
1
128
Table 17-5.
ADC Prescaler Selections (Continued)
ADPS2
ADPS1
ADPS0
Division Factor
Bit
151413
121110
9
8
(0x79)
–
––––
–
ADC9
ADC8
ADCH
(0x78)
ADC7
ADC6
ADC5
ADC4
ADC3
ADC2
ADC1
ADC0
ADCL
7
6543
210
Read/Write
RRR
RR
RRR
RR
Initial Value
0
0000
000
0
0000
000
Bit
151413121110
9
8
(0x79)
ADC9
ADC8
ADC7
ADC6
ADC5
ADC4
ADC3
ADC2
ADCH
(0x78)
ADC1
ADC0
–
––––
ADCL
7
654
3210
Read/Write
RR
RRR
RR
RRR
Initial Value
0
000
0000
0
000
0000
Bit
7
654
3210
(0x7B)
–
ACME
–
ADTS2
ADTS1
ADTS0
ADCSRB
Read/Write
R
R/W
R
R/W
Initial Value
0
000
0000
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